CSDL Bài trích Báo - Tạp chí
Cấu trúc kiểm chứng thiết kế cho bộ cộng toàn phần 4-bit dựa trên phương pháp xác minh phổ quát
Tác giả: Nguyễn Xuân Tiến, Tạ Quốc Việt, Trần Lê Thăng Đồng
Số trang:
Tr. 3-12
Số phát hành:
Số 04(41)
Kiểu tài liệu:
Tạp chí trong nước
Nơi lưu trữ:
03 Quang Trung
Mã phân loại:
621
Ngôn ngữ:
Tiếng Việt
Từ khóa:
UVM, kiểm chứng thiết kế, SystemVerilog, bộ cộng toàn phần 4-bit, phương pháp xác minh phổ quát
Chủ đề:
Điện--Điện tử
Tóm tắt:
Phân tích các thành phần của UVM và ứng dụng nó trong việc tạo ra một môi trường xác minh cho bộ cộng toàn phần 4-bit (Full Adder 4-bit hay viết tắt là F.A. 4-bit) sử dụng ngôn ngữ System Verilog.
Tạp chí liên quan
- Để sinh viên giỏi thực chất: kinh nghiệm từ Nhật Bản
- Tổng hợp và đặc trưng tính chất điện, điện hóa của màng graphene pha tạp đồng clorua
- Tổng hợp màng nano carbon nanofiber/platinum bằng phương pháp electrospinning đồng trục ứng dụng trong công nghệ xử lý nước điện dung và pin Li-O2
- Thiết kế chế tạo đầu đo nhấp nháy sử dụng tinh thể CsI(Tl) ghép nối với mảng nhân quang silicon
- Đánh giá phạm vi quan sát của hệ ảnh nhiệt