CSDL Bài trích Báo - Tạp chí
Thiết kế bộ điều biến vi tích phân bậc 3, tỷ số tín hiệu trên nhiễu đạt 110 bD và tỷ lệ quá lấy mẫu 512 cho chip ADC 24 bit ở công nghệ CMOS 130nm
Nhóm Tác giả: Hồ Quang Tây, Ngô Thị Thu Nga, Đoàn Duy, Ngô Thị Thu Nga, Đoàn Duy
Số trang:
Tr.9-13
Tên tạp chí:
Khoa học Công nghệ Việt Nam
Số phát hành:
Số 4(2) tháng 2
Kiểu tài liệu:
Tạp chí trong nước
Nơi lưu trữ:
03 Quang Trung
Mã phân loại:
621.382
Ngôn ngữ:
Tiếng Việt
Từ khóa:
Vi tích phân, Chỉ số tín hiệu, Thiết kế chip
Chủ đề:
Chỉ số tín hiệu
Tóm tắt:
Trình bày một thiết kế bộ điều biến vi tích phân bậc 3 có tỷ số tín hiêu trên nhiễu đạt 110 dB, tỷ lệ quá lấy mẫu lớn hơn 18 bit với tần số tín hiệu ngõ vaof8 KHz…
Tạp chí liên quan
- Nâng cao hiệu quả nhận dạng các tham số dao động dựa trên kỹ thuật tách nguồn mù
- Thăng giáng exciton ngưng tụ của hệ điện tử - lỗ trống mất cân bằng khối lượng
- Nghiên cứu số về phương pháp bias điện áp sử dụng trong giảm dòng nhiệt thông tới bề mặt kim loại
- Numerical study on sheath formation near materials using Particle-In-Cell simulation = Nghiên cứu số về sự hình thành lớp vỏ bọc điện thế gần bề mặt kim loại sử dụng phương pháp mô phỏng Particle-In-Cell
- Port-Hamiltonian modelling of two kinds of electrical circuits = Mô hình hóa Hamilton của hai kiểu mạch điện