CSDL Bài trích Báo - Tạp chí
Thiết kế bộ điều biến vi tích phân bậc 3, tỷ số tín hiệu trên nhiễu đạt 110 bD và tỷ lệ quá lấy mẫu 512 cho chip ADC 24 bit ở công nghệ CMOS 130nm
Nhóm Tác giả: Hồ Quang Tây, Ngô Thị Thu Nga, Đoàn Duy, Ngô Thị Thu Nga, Đoàn Duy
Số trang:
Tr.9-13
Tên tạp chí:
Khoa học Công nghệ Việt Nam
Số phát hành:
Số 4(2) tháng 2
Kiểu tài liệu:
Tạp chí trong nước
Nơi lưu trữ:
03 Quang Trung
Mã phân loại:
621.382
Ngôn ngữ:
Tiếng Việt
Từ khóa:
Vi tích phân, Chỉ số tín hiệu, Thiết kế chip
Chủ đề:
Chỉ số tín hiệu
Tóm tắt:
Trình bày một thiết kế bộ điều biến vi tích phân bậc 3 có tỷ số tín hiêu trên nhiễu đạt 110 dB, tỷ lệ quá lấy mẫu lớn hơn 18 bit với tần số tín hiệu ngõ vaof8 KHz…
Tạp chí liên quan
- Thiết kế và tích hợp mô hình robot song song Delta ứng dụng xử lý ảnh phục vụ đào tạo nghề Cơ điện tử
- Nghiên cứu ứng dụng thuật toán thông minh trong quản lý năng lượng cho xe điện VinFast VF3
- Phân tích và dự báo tiêu thụ điện năng trong mạng điện khu công nghiệp dựa trên điện trở tương đương
- Thiết kế robot tự hành tích hợp cảm biến thông minh nhằm cảnh báo giám sát môi trường lao động
- Xây dựng chương trình hỗ trợ phát hiện và thống kê cây xanh HCMUNRE_TreeVision1 từ ảnh UAV sử dụng Deep Learning