CSDL Bài trích Báo - Tạp chí
Thiết kế bộ điều biến vi tích phân bậc 3, tỷ số tín hiệu trên nhiễu đạt 110 bD và tỷ lệ quá lấy mẫu 512 cho chip ADC 24 bit ở công nghệ CMOS 130nm
Nhóm Tác giả: Hồ Quang Tây, Ngô Thị Thu Nga, Đoàn Duy, Ngô Thị Thu Nga, Đoàn Duy
Số trang:
Tr.9-13
Tên tạp chí:
Khoa học Công nghệ Việt Nam
Số phát hành:
Số 4(2) tháng 2
Kiểu tài liệu:
Tạp chí trong nước
Nơi lưu trữ:
03 Quang Trung
Mã phân loại:
621.382
Ngôn ngữ:
Tiếng Việt
Từ khóa:
Vi tích phân, Chỉ số tín hiệu, Thiết kế chip
Chủ đề:
Chỉ số tín hiệu
Tóm tắt:
Trình bày một thiết kế bộ điều biến vi tích phân bậc 3 có tỷ số tín hiêu trên nhiễu đạt 110 dB, tỷ lệ quá lấy mẫu lớn hơn 18 bit với tần số tín hiệu ngõ vaof8 KHz…
Tạp chí liên quan
- Đánh giá mức ồn nền và thời gian âm vang trong các lớp học trong dải tần số ảnh hưởng đến khả năng nghe hiểu
- Ứng dụng trí tuệ nhân tạo trong giám sát từ xa thông số điện sử dụng LoRa và công tơ điện thông minh
- Thiết kế, chế tạo máy bay không người lái điều khiển bằng găng tay cảm biến
- Phát triển thiết bị phân tích phổ cấu trúc đơn giản sử dụng RTL-SDR
- Nghiên cứu sử dụng tế bào tự động và thuật toán Bayes để mô phỏng tránh chướng ngại vật tối ưu cho tàu thủy