CSDL Bài trích Báo - Tạp chí
Thiết kế bộ điều biến vi tích phân bậc 3, tỷ số tín hiệu trên nhiễu đạt 110 bD và tỷ lệ quá lấy mẫu 512 cho chip ADC 24 bit ở công nghệ CMOS 130nm
Nhóm Tác giả: Hồ Quang Tây, Ngô Thị Thu Nga, Đoàn Duy, Ngô Thị Thu Nga, Đoàn Duy
Số trang:
Tr.9-13
Tên tạp chí:
Khoa học Công nghệ Việt Nam
Số phát hành:
Số 4(2) tháng 2
Kiểu tài liệu:
Tạp chí trong nước
Nơi lưu trữ:
03 Quang Trung
Mã phân loại:
621.382
Ngôn ngữ:
Tiếng Việt
Từ khóa:
Vi tích phân, Chỉ số tín hiệu, Thiết kế chip
Chủ đề:
Chỉ số tín hiệu
Tóm tắt:
Trình bày một thiết kế bộ điều biến vi tích phân bậc 3 có tỷ số tín hiêu trên nhiễu đạt 110 dB, tỷ lệ quá lấy mẫu lớn hơn 18 bit với tần số tín hiệu ngõ vaof8 KHz…
Tạp chí liên quan
- Lợi ích và thách thức của ứng dụng trí tuệ nhân tạo trong nghiên cứu khoa học vật liệu
- Phát triển hệ thống cảm biến điện cơ từ vật liệu nano graphene
- Đà Nẵng tập trung đầu tư lĩnh vực vi mạch bán dẫn và trí tuệ nhân tạo
- Nâng cao hiệu quả nhận dạng các tham số dao động dựa trên kỹ thuật tách nguồn mù
- Thăng giáng exciton ngưng tụ của hệ điện tử - lỗ trống mất cân bằng khối lượng