CSDL Bài trích Báo - Tạp chí
Thiết kế bộ điều biến vi tích phân bậc 3, tỷ số tín hiệu trên nhiễu đạt 110 bD và tỷ lệ quá lấy mẫu 512 cho chip ADC 24 bit ở công nghệ CMOS 130nm
Nhóm Tác giả: Hồ Quang Tây, Ngô Thị Thu Nga, Đoàn Duy, Ngô Thị Thu Nga, Đoàn Duy
Số trang:
Tr.9-13
Tên tạp chí:
Khoa học Công nghệ Việt Nam
Số phát hành:
Số 4(2) tháng 2
Kiểu tài liệu:
Tạp chí trong nước
Nơi lưu trữ:
03 Quang Trung
Mã phân loại:
621.382
Ngôn ngữ:
Tiếng Việt
Từ khóa:
Vi tích phân, Chỉ số tín hiệu, Thiết kế chip
Chủ đề:
Chỉ số tín hiệu
Tóm tắt:
Trình bày một thiết kế bộ điều biến vi tích phân bậc 3 có tỷ số tín hiêu trên nhiễu đạt 110 dB, tỷ lệ quá lấy mẫu lớn hơn 18 bit với tần số tín hiệu ngõ vaof8 KHz…
Tạp chí liên quan
- Cấu trúc kiểm chứng thiết kế cho bộ cộng toàn phần 4-bit dựa trên phương pháp xác minh phổ quát
- Thiết kế và đánh giá thực nghiệm bộ điều khiển PID ổn định hệ thống cân bằng bóng trên thanh
- Thiết kế và chế tạo thiết bị hướng dẫn rửa tay đúng cách
- Mô hình kết nối các hệ thống camera trên địa bàn Thành phố Đà Nẵng
- Kết nối vạn vật tích hợp cảm biến, truyền thông, điện toán biên di động và truyền năng lượng vô tuyến sử dụng UAV