CSDL Bài trích Báo - Tạp chí
Thiết kế bộ điều biến vi tích phân bậc 3, tỷ số tín hiệu trên nhiễu đạt 110 bD và tỷ lệ quá lấy mẫu 512 cho chip ADC 24 bit ở công nghệ CMOS 130nm
Nhóm Tác giả: Hồ Quang Tây, Ngô Thị Thu Nga, Đoàn Duy, Ngô Thị Thu Nga, Đoàn Duy
Số trang:
Tr.9-13
Tên tạp chí:
Khoa học Công nghệ Việt Nam
Số phát hành:
Số 4(2) tháng 2
Kiểu tài liệu:
Tạp chí trong nước
Nơi lưu trữ:
03 Quang Trung
Mã phân loại:
621.382
Ngôn ngữ:
Tiếng Việt
Từ khóa:
Vi tích phân, Chỉ số tín hiệu, Thiết kế chip
Chủ đề:
Chỉ số tín hiệu
Tóm tắt:
Trình bày một thiết kế bộ điều biến vi tích phân bậc 3 có tỷ số tín hiêu trên nhiễu đạt 110 dB, tỷ lệ quá lấy mẫu lớn hơn 18 bit với tần số tín hiệu ngõ vaof8 KHz…
Tạp chí liên quan
- Rối loạn cương dương sau phẫu thuật ung thư trực tràng tại Bệnh viện K
- Kết quả trong 6 tháng sau thắt tĩnh mạch thực quản dự phòng ở người bệnh xơ gan
- Kết quả điều trị ung thư tuyến giáp thể nhú hai bên bằng phẫu thuật nội soi qua đường tiền đình miệng tại Bệnh viện Đại học Y Hà Nội
- Đánh giá nguy cơ tim mạch ở bệnh nhân viêm cột sống dính khớp bằng thang điểm SCORE2
- Đánh giá mức độ biến dạng đường hô hấp trên ở người bệnh áp xe vùng hàm mặt có khít hàm: Một phân loại cải biên dựa trên dấu hiệu xâm phạm đường giữa