CSDL Bài trích Báo - Tạp chí
Thiết kế bộ điều biến vi tích phân bậc 3, tỷ số tín hiệu trên nhiễu đạt 110 bD và tỷ lệ quá lấy mẫu 512 cho chip ADC 24 bit ở công nghệ CMOS 130nm
Nhóm Tác giả: Hồ Quang Tây, Ngô Thị Thu Nga, Đoàn Duy, Ngô Thị Thu Nga, Đoàn Duy
Số trang:
Tr.9-13
Tên tạp chí:
Khoa học Công nghệ Việt Nam
Số phát hành:
Số 4(2) tháng 2
Kiểu tài liệu:
Tạp chí trong nước
Nơi lưu trữ:
03 Quang Trung
Mã phân loại:
621.382
Ngôn ngữ:
Tiếng Việt
Từ khóa:
Vi tích phân, Chỉ số tín hiệu, Thiết kế chip
Chủ đề:
Chỉ số tín hiệu
Tóm tắt:
Trình bày một thiết kế bộ điều biến vi tích phân bậc 3 có tỷ số tín hiêu trên nhiễu đạt 110 dB, tỷ lệ quá lấy mẫu lớn hơn 18 bit với tần số tín hiệu ngõ vaof8 KHz…
Tạp chí liên quan
- Đánh giá hiệu quả kỹ thuật CNV-seq trong chẩn đoán trước sinh các bất thường nhiễm sắc thể ở thai nhi tại Bệnh viện Đại học Y Hà Nội
- Đánh giá kết quả hồi phục chức năng vận động cho người bệnh đột quỵ não tại Bệnh viện Điều dưỡng Phục hồi chức năng Trung ương năm 2023
- Đánh giá giá trị xét nghiệm HPV, tế bào học và đồng sàng lọc trong tầm soát ung thư cổ tử cung
- Đặc điểm lâm sàng, cận lâm sàng của người bệnh viêm gan vi rút E điều trị tại Bệnh viện Bệnh nhiệt đới Trung ương trong năm 2023
- Giá trị của xét nghiệm Xpert MTB/RIF chẩn đoán lao phổi trong mẫu dịch rửa phế quản phế nang tại bệnh viện Đa khoa Đồng Nai