CSDL Bài trích Báo - Tạp chí
Thiết kế bộ điều biến vi tích phân bậc 3, tỷ số tín hiệu trên nhiễu đạt 110 bD và tỷ lệ quá lấy mẫu 512 cho chip ADC 24 bit ở công nghệ CMOS 130nm
Nhóm Tác giả: Hồ Quang Tây, Ngô Thị Thu Nga, Đoàn Duy, Ngô Thị Thu Nga, Đoàn Duy
Số trang:
Tr.9-13
Tên tạp chí:
Khoa học Công nghệ Việt Nam
Số phát hành:
Số 4(2) tháng 2
Kiểu tài liệu:
Tạp chí trong nước
Nơi lưu trữ:
03 Quang Trung
Mã phân loại:
621.382
Ngôn ngữ:
Tiếng Việt
Từ khóa:
Vi tích phân, Chỉ số tín hiệu, Thiết kế chip
Chủ đề:
Chỉ số tín hiệu
Tóm tắt:
Trình bày một thiết kế bộ điều biến vi tích phân bậc 3 có tỷ số tín hiêu trên nhiễu đạt 110 dB, tỷ lệ quá lấy mẫu lớn hơn 18 bit với tần số tín hiệu ngõ vaof8 KHz…
Tạp chí liên quan
- Thiết kế đô thị vì sức khỏe cộng đồng
- Nghiên cứu các yếu tố hấp dẫn đô thị : lấy TP. HCM làm nghiên cứu điển hình
- Nghiên cứu thực nghiệm xác định áp lực sóng xung kích trên bề mặt đất do 2 lượng nổ liên tiếp trong không khí
- Sử dụng lý thuyết biến dạng cắt tính toán động lực học của dầm bê tông cốt thanh composite aramid trên nền đàn hồi chịu tác dụng của hệ dao động di động
- Kinh nghiệm phát triển kinh tế số của một số quốc gia Đông Á và bài học tham khảo cho Việt Nam