CSDL Bài trích Báo - Tạp chí
Thiết kế bộ điều biến vi tích phân bậc 3, tỷ số tín hiệu trên nhiễu đạt 110 bD và tỷ lệ quá lấy mẫu 512 cho chip ADC 24 bit ở công nghệ CMOS 130nm
Nhóm Tác giả: Hồ Quang Tây, Ngô Thị Thu Nga, Đoàn Duy, Ngô Thị Thu Nga, Đoàn Duy
Số trang:
Tr.9-13
Tên tạp chí:
Khoa học Công nghệ Việt Nam
Số phát hành:
Số 4(2) tháng 2
Kiểu tài liệu:
Tạp chí trong nước
Nơi lưu trữ:
03 Quang Trung
Mã phân loại:
621.382
Ngôn ngữ:
Tiếng Việt
Từ khóa:
Vi tích phân, Chỉ số tín hiệu, Thiết kế chip
Chủ đề:
Chỉ số tín hiệu
Tóm tắt:
Trình bày một thiết kế bộ điều biến vi tích phân bậc 3 có tỷ số tín hiêu trên nhiễu đạt 110 dB, tỷ lệ quá lấy mẫu lớn hơn 18 bit với tần số tín hiệu ngõ vaof8 KHz…
Tạp chí liên quan
- So sánh hiệu quả giảm đau sau phẫu thuật nội soi cắt thùy phổi của Bupivacain phối hợp Dexamethason so với Bupivacain đơn thuần trong gây tê cơ dựng sống dưới hướng dẫn siêu âm
- Nghiên cứu sự phân bố các chủng human papillomavirus HPV trên người bệnh ung thư biểu mô vảy amidan trong giai đoạn 2018 - 2022
- Nghiên cứu một số đặc điểm của động mạch vị trái trên cắt lớp vi tính 64 dãy
- Ứng dụng bảng câu hỏi NAPPA-QoL và thang điểm NPQ10 trong đánh giá chất lượng cuộc sống của bệnh nhân vảy nến móng
- Tỷ lệ chảy máu và các yếu tố liên quan sau nội soi cắt polyp đại–trực tràng ở bệnh nhân xơ gan