CSDL Bài trích Báo - Tạp chí
Thiết kế bộ điều biến vi tích phân bậc 3, tỷ số tín hiệu trên nhiễu đạt 110 bD và tỷ lệ quá lấy mẫu 512 cho chip ADC 24 bit ở công nghệ CMOS 130nm
Nhóm Tác giả: Hồ Quang Tây, Ngô Thị Thu Nga, Đoàn Duy, Ngô Thị Thu Nga, Đoàn Duy
Số trang:
Tr.9-13
Tên tạp chí:
Khoa học Công nghệ Việt Nam
Số phát hành:
Số 4(2) tháng 2
Kiểu tài liệu:
Tạp chí trong nước
Nơi lưu trữ:
03 Quang Trung
Mã phân loại:
621.382
Ngôn ngữ:
Tiếng Việt
Từ khóa:
Vi tích phân, Chỉ số tín hiệu, Thiết kế chip
Chủ đề:
Chỉ số tín hiệu
Tóm tắt:
Trình bày một thiết kế bộ điều biến vi tích phân bậc 3 có tỷ số tín hiêu trên nhiễu đạt 110 dB, tỷ lệ quá lấy mẫu lớn hơn 18 bit với tần số tín hiệu ngõ vaof8 KHz…
Tạp chí liên quan
- Khả năng kháng chọc thủng của liên kết sàn phẳng bê tông cốt thép - cột ống thép nhồi bê tông theo aci 318-14 và eurocode 2
- Nghiên cứu xác định ứng suất cắt lớn nhất ở tầng mặt bê tông nhựa trong kết cấu áo đường mềm bằng phương pháp phần tử hữu hạn
- Đánh giá hiện trạng và giải pháp ứng dụng công nghệ phân hủy kỵ khí trong xử lý chất thải rắn phân hủy sinh học ở Việt Nam
- Nghiên cứu dao động kết cấu nhịp cầu dầm đơn giản sử dụng vật liệu bê tông chất lượng siêu cao (UHPC)
- Thúc đẩy thực hành kinh doanh có trách nhiệm ở Việt Nam và một số yêu cầu đặt ra liên quan đến hoạt động tư pháp