CSDL Bài trích Báo - Tạp chí
Thiết kế bộ điều biến vi tích phân bậc 3, tỷ số tín hiệu trên nhiễu đạt 110 bD và tỷ lệ quá lấy mẫu 512 cho chip ADC 24 bit ở công nghệ CMOS 130nm
Nhóm Tác giả: Hồ Quang Tây, Ngô Thị Thu Nga, Đoàn Duy, Ngô Thị Thu Nga, Đoàn Duy
Số trang:
Tr.9-13
Tên tạp chí:
Khoa học Công nghệ Việt Nam
Số phát hành:
Số 4(2) tháng 2
Kiểu tài liệu:
Tạp chí trong nước
Nơi lưu trữ:
03 Quang Trung
Mã phân loại:
621.382
Ngôn ngữ:
Tiếng Việt
Từ khóa:
Vi tích phân, Chỉ số tín hiệu, Thiết kế chip
Chủ đề:
Chỉ số tín hiệu
Tóm tắt:
Trình bày một thiết kế bộ điều biến vi tích phân bậc 3 có tỷ số tín hiêu trên nhiễu đạt 110 dB, tỷ lệ quá lấy mẫu lớn hơn 18 bit với tần số tín hiệu ngõ vaof8 KHz…
Tạp chí liên quan
- Ca bệnh hiếm gặp annulaire elastolytic giant cell granuloma : phát hiện mới trên lâm sàng và cơ chế bệnh sinh
- Kết quả điều trị nám má bằng Laser Picosecond YAG 1064 nm tại Bệnh viện Da Liễu Hà Nộ
- Đánh giá kết quả phẫu thuật cholesteatoma bẩm sinh tai giữa giai đoạn potsic III
- Đặc điểm lâm sàng, cận lâm sàng và kết quả sớm phẫu thuật u mô đệm dạ dày tại Bệnh viện Hữu Nghị Việt Đức
- Kết quả tạo hình thân đốt sống bằng bơm cement sinh học có bóng qua cuống ở bệnh nhân xẹp đốt sống do loãng xương tại Bệnh viện Hữu Nghị